2024年前半には2nm、年後半には1.8nmチップの生産が可能になる。
Scott Foster
Asia Times
October 2, 2023
インテルは、台湾のTSMCや韓国のサムスン電子の将来的な競争相手として、またファーウェイの新型5Gスマートフォン向けに中国のSMICが製造した7nmプロセッサーを新たな視点で捉えた、より手ごわい存在になることを約束する新しい半導体技術を発表した。
9月19日にサンノゼで開幕した「Intel Innovation 2023」の基調講演で、パット・ゲルシンガーCEOは、同社の2nmプロセス（20A、20オングストローム、2ナノメートルに相当）は2024年前半に、18Aプロセスは同年後半に生産可能になると述べた。
インテルの18Aシリコンは来年第1四半期にファブに投入され、2025年の量産につながるはずだ。
すべてが計画通りに進めば、2021年にゲルシンガーが発表したインテルの「4年で5ノード」キャッチアップ戦略の成功となる。TSMCとサムスン電子は現在3nmプロセスを生産しており、2025年には2nmを立ち上げる予定だ。
インテルの「4年で5ノードを超える」ロードマップ：
インテル7：現在量産中
インテル4：現在量産中
インテル3：2023年後半 - 製造準備完了、サンプリング中
インテル20A: 2024年前半 - 製造準備中
インテル18A：2024年後半 - 製造準備中
インテルには独自のプロセスロードマップ用語があり、混乱を招く可能性がある。技術ニュースポータルのXDA Developersはこう説明している：
参考までに、Intel 7は10nmプロセス、Intel 4は7nmプロセスの名称である。この名称の由来は（誤解を招くという意見もあるだろうが）、Intel 7は10nmプロセスで製造されているにもかかわらず、TSMCの7nmと非常に似たトランジスタ密度を持つということだ。インテル4も同様で、インテルの製造プロセスの中で初めて極端紫外線（EUV）リソグラフィーを採用している。20A（同社の2nmプロセス）は、インテルが「プロセス・パリティ」を達成するところだと言われている。
Tom's Hardwareは、このギャップをこのコメントで埋めている： 「Intel 3（以前は5nmと呼ばれていた）は...極端紫外線（EUV）リソグラフィーを使用しており、一般的にIntel 4（以前は7nmと呼ばれていた）の生産ノードを改良したものである。インテル4と比較して、インテル3は、ワット効率あたり18%の性能向上、高性能ライブラリの高密度化、ビア抵抗の低減、固有駆動電流の増加を約束している。"
インテル3プロセス技術は、来年に予定されているグラニット・ラピッズとシエラフォレストでの新しいデータセンターおよびサーバー・プロセッサーの量産に使用される。
これに対し、ファーウェイのスマートフォン「Mate 60 Pro」に採用されている7nmのKirin 9000プロセッサは、中国の大手ファウンドリであるSMICがDUV（深紫外）ArF液浸リソグラフィによる7nmプロセスで製造した。
より先進的なEUVリソグラフィの中国への輸出は米国の制裁で禁止されているため、同社にとってこれが唯一の解決策だった。
米国政府関係者や他のコメンテーターは、これが可能であることに驚いたが、業界の専門家はそうではなかった。時間が経てば、SMICはおそらく同じ装置を使って5nmプロセスを実現できるだろうが、それが限界だろう。
9月20日、インテルはアイルランドの新ファブで、欧州初の量産用EUV露光装置の使用を発表した。この装置は、今年からインテル4を、2024年からインテル3をサポートする。
ASMLの次世代高開口数（High-NA）EUVシステムは、18Aプロセスノードで使用される。インテル・イノベーション2023でゲルシンガー氏は、これらの装置の最初のものが、クリスマスに間に合うようにオレゴン州にある同社の施設に到着すると述べた。
ASMLによると、「この装置は、0.55開口数（NA）のTwinScan EXE:5000パイロットスキャナーで、チップメーカーがHigh-NA EUV技術を効率的に使用する方法を学ぶために開発されています。こうした研究開発努力に続き、ASMLが商用グレードのTwinscan EXE:5200スキャナーの出荷を開始する2025年には、High-NAスキャナーを使用したチップの大量生産が開始される予定です。」
現在のEUVシステムの0.33 NA光学系と比較して、High-NAでは解像度の限界が大幅に低減され、「今後10年にわたる幾何学的チップスケーリング」が可能になる。2nm/20A以下のノードを実現するために不可欠な技術であり、中国のリソグラフィ装置開発企業にとってのハードルを引き上げるものである。
さらに、インテルは9月18日、10年後半に導入予定の次世代アドバンスト・パッケージ向けに、初のガラス基板の開発に成功したと発表した。インテルはこの開発の意義を次のように説明している：
より強力なコンピューティングへの需要が高まり、半導体産業がパッケージ内で複数の「チップレット」を使用するヘテロジニアス時代に移行するにつれ、パッケージ基板の信号速度、電力供給、設計ルール、安定性の向上が不可欠になります。ガラス基板は優れた機械的、物理的、光学的特性を有しており、現在使用されている有機基板と比較して、パッケージ内でより多くのトランジスタを接続することができるため、スケーリングが向上し、より大きなチップレット複合体（「システム・イン・パッケージ」と呼ばれる）の組み立てが可能になります。チップ・アーキテクトは、より多くのタイル（チップレットとも呼ばれる）を1つのパッケージ上に、より小さな実装面積で実装することができるようになります。
現在使用されている有機パッケージング材料（エポキシ樹脂など）と比較して「ガラスは、超低平坦性、より優れた熱的・機械的安定性などの特徴的な特性を提供し、その結果、基板内の配線密度がはるかに高くなります。」
10年後までには、半導体産業は、より多くの電力を消費し、収縮や反りなどの制限を含む有機材料を使用して、シリコンパッケージ上のトランジスタをスケーリングできる限界に達する可能性が高い。スケーリングは半導体産業の進歩と進化にとって極めて重要であり、ガラス基板は次世代の半導体にとって実行可能で不可欠な次のステップである。
ガラス基板は、データセンター、AI、グラフィックス・アプリケーションで最初に使用される予定である。
一方、インテルは、2022年3月に設立メンバーの1つとなった多様な国際コンソーシアム、ユニバーサル・チップレット・インターコネクト・エクスプレス（UCle）と協力している。
UCle仕様の背景にある考え方は、システムオンチップ（SoC）設計者が異なるサプライヤーのチップレットを組み合わせることを可能にするオープンスタンダードのユビキタスパッケージレベル相互接続を提供することであり、「よりカスタマイズ可能なパッケージレベル統合、相互運用可能なマルチベンダーエコシステムからのクラス最高のダイ間相互接続とプロトコルを接続したいという顧客の要望」に応えることである。
メリアム・ウェブスター辞書による「チップレット」の定義は、"特定の機能を提供するように設計された小型のモジュール式集積回路部品 "である。
UCleのメンバーは現在120社を超え、その中には創設ボードメンバーのAMD、Arm、ASE、Google Cloud、Intel、Meta、Microsoft、Qualcomm、Samsung、TSMC、追加ボードメンバーのAlibaba、Nvidia、そしてAdvantest、Applied Materials、Beijing Stream Computing、Bosch、Bosch、Buschを含む数十社のコントリビューター・メンバーが含まれる、 Beijing Stream Computing、Bosch、Cadence、Ericsson、Global Foundries、IBM、imec、Keysight、Juniper Networks、Mercedes-Benz、Micron、MediaTek、Shanghai UniVista、Siemens、SK Hynix、Synopsis、Teradyne、Tongfu Microelectronics、Xi'an UniIC Semiconductors、UNISOC、VeriSilicon、Xspeedicを含む数十の貢献メンバーがある。
IC設計・製造業者、電子設計自動化サプライヤー、半導体製造・テスト装置メーカー、大手研究機関、クラウド・サービスおよびソフトウェア・プロバイダ、通信機器メーカー、その他世界中の製造企業（中国企業数社を含む）が参加していることは、インテルが 「シリコノミー」と呼ぶものの協調的な方向性を示している。
それは、米国の政治家たちの断片化、サプライチェーンの削減、補助金、ナショナリズムの傾向とは正反対である。
